Problème critique
Oui, l’exigence d’espacement ATX PLL à fPLL pour les tuiles L et H de l’émetteur-récepteur s’applique lors de l’utilisation de profils de configuration sur Stratix® périphériques 10.
Si vos composants ATX PLL et FPLL adjacents utilisent la fonction de profil de configuration pour se reconfigurer à des débits de données différents, vous devez vérifier manuellement que l’exigence d’espacement ATX PLL à fPLL est satisfaite pour toutes les combinaisons de profils de configuration.
Un avertissement critique est généré par le logiciel Quartus® Prime lorsque le profil par défaut de la PLL ATX et de la fPLL enfreint l’exigence d’espacement entre ATX PLL et fPLL. Vous trouverez ci-dessous un exemple d’avertissement critique.
Avertissement critique (18499) : FPLL <Gen_LHDx0.LHDx0|Gen_FPLL. Gen_FPLLUSR0. FPLL_i0|xcvr_fpll_s10_htile_0|fpll_inst > sont trop proches de l’ATX PLL <Gen_LHDx1.LHDx1|Gen_ATXPLL. Gen_ATXUSR0. ATXPLL_i0|xcvr_atx_pll_s10_htile_0|ct1_atx_pll_inst>.
Les FPLL dont les fréquences VCO se situent dans un rayon de 50 MHz de la PLL ATX adjacente doivent être séparés par une FPLL. Modifiez les contraintes d’emplacement FPLL dans l’éditeur d’affectation pour séparer les fPLL d’au moins une PLL ATX.
Cependant, dans l’exemple ci-dessous, aucun avertissement critique ne sera produit par le logiciel Quartus® Prime car les profils par défaut répondent à la règle de fréquence VCO pour l’espacement entre ATX PLL et fPLL.
La fPLL est limitée à l’emplacement HSSICR2CMUFPLL_2T4DB
Profil 0 = 10G3 (par défaut au moment de la compilation)
Profil 1 = 12G5
L’ATX PLL est limité à l’emplacement HSSICR2PMALCPLL_2T4DB
Profil 0 = 10G3
Profil 1 = 12G5 (par défaut au moment de la compilation)
L’exigence d’espacement entre les Intel® Stratix® 10 L-Tiles ATX et fPLL est documentée dans le document 3.1.1.1. ATX PLL vers fPLL Spacing Requirements » du guide de l’utilisateur de l’émetteur-récepteur Intel® Stratix® 10 L-Tile HY IP.