ID de l'article: 000077396 Type de contenu: Dépannage Dernière révision: 13/02/2019

Pourquoi mon interlaken (2e génération) Intel® Stratix® 10 FPGA IP avec des voies de 25 Gbit/s échoue-t-il en cas de fermeture du timing lorsque je cible un périphérique Intel® Stratix® 10 E-tile Engineering Sample (ES) ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour Interlaken (2ᵉ génération)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Les variantes de l’Interlaken (2e génération) Intel® Stratix® l’IP de 10 FPGA avec des voies de 25 Gbit/s ne prennent pas en charge les périphériques d’échantillons d’ingénierie (ES).

    Résolution

    Afin d’obtenir la meilleure « qualité de résultat » pour la fermeture du calendrier, lancez Design Space Explorer II dans le logiciel Intel® Quartus® Prime et réalisez un balayage des graines.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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