ID de l'article: 000077384 Type de contenu: Information et documentation de produit Dernière révision: 05/12/2017

Comment connecter l’horloge à pipe_pclk lors de l’utilisation de Intel® Arria® 10 FPGA PHY émetteur-récepteur natif en mode PIPE ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 Cyclone® 10 pour émetteur-récepteur PHY natif
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    tx_clkout est préférable aux pipe_pclk. Sa fréquence change automatiquement en fonction de la vitesse Gen1/Gen2/Gen3 et de la configuration de la largeur des données.

    Résolution

    En fonction de la configuration de la largeur de liaison, utilisez toujours le tx_clkout central pour réduire la hauteur d’horloge entre les canaux. Pour les instances :

    • x1 et x2 - utilisation > tx_clkout[0]
    • x4 - utilisation > tx_clkout[1] ou tx_clkout[2]
    • x8 - utilisation > tx_clkout [3] ou tx_clkout[4]

    Le port hclk_out de PHY natif peut rester flottant. Il s’agit essentiellement d’un flux via la version du hclk_in fournie par le circuit PLL (Tx phase-locked loop). En général, cette horloge n’est pas utilisée car sa fréquence est fixe. Elle n’est utilisée que si la propriété intellectuelle (PI) de la 3e partie nécessite une horloge de fréquence fixe.

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    Circuits programmables Intel®

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