ID de l'article: 000077367 Type de contenu: Dépannage Dernière révision: 23/01/2020

Pourquoi le signal d’entrée du pll_powerdown ne réinitialise-t-il pas le fPLL du périphérique Intel® Arria® 10 ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 Cyclone® 10 IP fPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Par défaut, le signal de réinitialisation interne du cœur IP Intel® Arria® 10 fPLL est contrôlé par le registre Avalon-MM, mais pas par le signal d’entrée pll_powerdown. Par conséquent, l’affirmation du signal d’entrée pll_powerdown ne réinitialisera pas le fPLL Intel® Arria® 10.

    Résolution

    Ajoutez la cession QSF suivante pour modifier la commande de réinitialisation du registre Avalon-MM à l’entrée pll_powerdown :

    set_global_assignment nom VERILOG_MACRO « ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1 »

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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