Par défaut, le signal de réinitialisation interne du cœur IP Intel® Arria® 10 fPLL est contrôlé par le registre Avalon-MM, mais pas par le signal d’entrée pll_powerdown. Par conséquent, l’affirmation du signal d’entrée pll_powerdown ne réinitialisera pas le fPLL Intel® Arria® 10.
Ajoutez la cession QSF suivante pour modifier la commande de réinitialisation du registre Avalon-MM à l’entrée pll_powerdown :
set_global_assignment nom VERILOG_MACRO « ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1 »