ID de l'article: 000077360 Type de contenu: Dépannage Dernière révision: 05/12/2017

Les signaux start_of_burst et end_of_burst peuvent-ils être revendiqués en même temps pour l’IP FPGA Serial Lite III sur les périphériques Arria® 10 et Stratix® 10 ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour streaming série Lite III
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Oui. L’IP FPGA Serial Lite III prend en charge une longueur de rafale d’au moins un cycle pour l’interface de données source. Vous pouvez affirmer les signaux start_of_burst et end_of_burst sur le même cycle d’horloge pour les données source d’un cycle.

Résolution

N/A

Informations complémentaires

N/A

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Stratix® 10
FPGA et FPGA SoC Intel® Arria® 10

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.