Vous pouvez voir une fréquence incorrecte Horloge d’étalonnage de l’émetteur-récepteur PreSICE sur Stratix® appareils 10 si le logiciel Quartus® Prime a mis en cache une ancienne version de votre affectation QSF (OSC_CLK_1 Quartus Settings File).
Une PLL à l’intérieur du FPGA reçoit l’horloge de la broche OSC_CLK_1 et fournit une horloge d’étalonnage de 250 MHz à PreSICE. Cette horloge étalonne toutes les Stratix® 10 PLL ATX, fPLL, CDR/CMU et PMA des appareils 10 L-Tile et H-Tile.
La source d’horloge et la fréquence sont choisies dans l’interface graphique de l’option de périphérique et de broche du projet Quartus® Prime Software ou dans l’exemple de fichier QSF ci-dessous.
set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
Si vous avez récemment modifié votre paramètre Source d’horloge de configuration dans le logiciel Quartus® Prime, une ancienne version peut être mise en cache et utilisée par le logiciel Quartus® Prime. Cela peut entraîner une horloge d’étalonnage de fréquence incorrecte, ce qui peut entraîner un taux d’erreur binaire (BER) plus élevé sur le canal de l’émetteur-récepteur de votre appareil Stratix® 10 L-Tile ou H-Tile.
Pour contourner ce problème, vous pouvez nettoyer votre base de données du logiciel Quartus® Prime après avoir modifié votre paramètre Source d’horloge de configuration. Vous pouvez le faire en utilisant les menus du logiciel Quartus® Prime comme indiqué ci-dessous.
Projet > Clean Project > toutes les révisions
Vous devez ensuite recompiler votre projet de logiciel Quartus® Prime.