ID de l'article: 000077340 Type de contenu: Dépannage Dernière révision: 27/03/2018

Pourquoi HPS se bloque-t-il lorsque HPS to FPGA bridge est connecté à AXI Bridge IP avec d’autres maîtres de bus ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Interconnexion Intel® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    HPS peut se bloquer lors de l’accès au pont AXI qui est interfacé avec plus d’un maître de bus.

    L’interface esclave AXI Bridge exercera constamment une contre-pression sur l’accès principal lorsque l’un des maîtres lui émet des transactions de lecture/écriture.

    Résolution

    Comme solution temporaire, ajoutez un pont pipeline de Avalon MM entre les maîtres de bus et le pont AXI pour résoudre le problème de gestion des signaux maîtres multiples du pont AXI

    Produits associés

    Cet article concerne 3 produits

    FPGA SoC Cyclone® V SX
    FPGA SoC Arria® V SX
    FPGA SoC Intel® Arria® 10 GX

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    Avertissement

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