ID de l'article: 000077311 Type de contenu: Information et documentation de produit Dernière révision: 19/02/2019

Comment accéder aux registres timer SP Intel® Stratix® 10 SoC dans l’espace utilisateur UBOOT ou Linux (EL0 : exécution non privilégiée) ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Par défaut, les timers SP ne sont pas hors de la réinitialisation dans UBOOT. Nous ne pourrons pas accéder aux registres du timer SP SoC S10 dans l’espace d’utilisation UBOOT ou Linux (EL0:non privilégié)
    exécution).

    Résolution

    Modifications UBOOT apportées :

    /u-boot/arch/arm/mach-socfpga/spl_s10.c (ajout de codes après la ligne 70)
    socfpga_per_reset (SOCFPGA_RESET(SPTIMER0), 0) ;
    socfpga_per_reset (SOCFPGA_RESET(SPTIMER1), 0) ;
     
    /u-boot/arch/arm/mach-socfpga/include/mach/reset_manager_s10.h (ajout de codes après la ligne 105)
    #define RSTMGR_SPTIMER0 RSTMGR_DEFINE (2, 6)
    #define RSTMGR_SPTIMER1 RSTMGR_DEFINE(2, 7)

    Ensuite, nous pouvons lire/écrire les timers SP.

    SOCFPGA_STRATIX10 nº mw ffd24800 ffffff ; mw ffd21160 01010101 ; mw ffd21164 01010101 ; mw ffd21064 01010101 ; mw ffd21068 01010101
    SOCFPGA_STRATIX10 #

    connexion stratix10swvp : root
    Dernière connexion : sam 24 juin 05:27:20 UTC 2017 sur ttyS0


    root@stratix10swvp:~# devmem2 0xffc03000 w 0xa5a5a5a5

    root@stratix10swvp:~# devmem2 0xffc03000
    0xFFC03000 de valeur à l’adresse (0xffff8021c000) : 0xA5A5A5A5

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    Cet article concerne 1 produits

    FPGA SoC Intel® Stratix® 10 GX

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