ID de l'article: 000077209 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi ma conception ALTDQ_DQS2 possède-t-elle des messages d’avertissement contradictoires ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous concevez avec la ALTDQ_DQS2 mégafunction de Stratix® V dans la version 11.1SP2 du logiciel Quartus II et les versions précédentes, il est possible que vous rencontriez les avertissements contradictoires suivants :

    Avertissement (129000) : port d’entrée PHASECTRLIN sur atom « |vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain », qui est un stratixv_dqs_delay_chain, n’est pas connecté lentement et/ou configuré
    Info (129003) : le port d’entrée PHASECTRLIN[0] est piloté par un signal constant, mais le compilateur s’attend à ce que ce port d’entrée soit connecté à un signal réel
    Info (129003) : le port d’entrée PHASECTRLIN[1] est piloté par un signal constant, mais le compilateur s’attend à ce que ce port d’entrée soit connecté à un signal réel
    Info (129007) : le compilateur s’attend à ce que le port d’entrée PHASECTRLIN soit déconnecté car le paramètre de stratixv_dqs_delay_chain atom « |vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain » possède son paramètre de use_phasectrlin est défini sur « FALSE »

    Il est possible que vous obteniez des avertissements similaires pour les ports ENAPHASETRANSFERREG, RST et PHASEINVERTCTRL.

    Résolution

    Les avertissements sont inoffensifs. La solution de contournement consiste à déconnecter les ports spécifiés dans l’avertissement. Une fois que les ports sont déconnectés, les avertissements doivent s’envoler.

     

    Ce problème sera résolu dans une prochaine version du logiciel Quartus® II.

     

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V GX

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