Les cœurs ALTLVDS_RX et ALTLVDS_TX Intel® FPGA IP ont commencé à prennent en charge l’option du mode PLL externe dans la version 11.0 du logiciel Quartus® II pour les périphériques Stratix® V. Les instructions suivantes s’appliquent aux périphériques Stratix V, Arria® V et Cyclone® V.
Le PLL Intel® FPGA IP les changements de phase d’horloge de sortie et les cycles d’utilisation vont dépendre du taux de données et du facteur de deserialisation /de série de l’interface. Les exemples ci-dessous définissent le changement de phase en supposant que l’horloge et les données sont en périphérie alignées sur les broches du périphérique.
La PLL Intel FPGA IP exigences d’horloge pour les ALTLVDS_TX et les ALTLVDS_RX lorsqu’ils n’utilisent pas le mode DPA et soft-CDR :
- C0 :
- Fréquence = débit de données
- Changement de phase = -180 360 degrés
- Cycle d’duty = 50 %
- Se connecte au port tx_inclock de ALTLVDS_TX et au port rx_inclock de ALTLVDS_RX
- C1 :
- Fréquence = débit de données /facteur de série
- Changement de phase = [(facteur de serialization -2) / facteur de série] * 360 degrés
- Cycle d’devoir = 100 / facteur de série
- Se connecte au port tx_enable de ALTLVDS_TX et au port rx_enable de ALTLVDS_RX
- C2 :
- Fréquence = débit de données /facteur de série
- Changement de phase = [(-180 / facteur de série) 360 degrés]
- Cycle d’duty = 50 %
- Utilisé comme coreclock pour les registres de données parallèles pour TX et RX, et se connecte au port rx_syncclock de ALTLVDS_RX (uniquement lorsque le récepteur a besoin d’rx_syncclock )
PLL Intel FPGA IP exigences d’horloge pour ALTLVDS_RX lors de l’utilisation du mode DPA et soft-CDR (ne s’applique pas aux périphériques Cyclone V) :
-
C0 - Les C2 sont les mêmes que lorsqu’ils n’utilisent pas de DPA ou de mode soft-CDR
-
C3 est une dupliqué des paramètres C0 et se connecte au port d’entrée rx_dpaclock de ALTLVDS_RX
Le port de sortie bloqué du Intel FPGA IP PLL doit être annulé et connecté au port pll_areset du ALTLVDS_RX Intel FPGA IP lors de l’utilisation des modes DPA et soft-CDR.
Pour les autres relations entre l’horloge et la phase de données, Intel recommande d’abord d’instantanéiser votre interface ALTLVDS_RX et ALTLVDS_TX sans utiliser l’option de mode PLL externe, de compiler le(s) mégafunction(s) dans le logiciel Quartus II, et de noter la fréquence, le changement de phase et les paramètres du cycle d’utilisation pour chaque sortie d’horloge. Ceux-ci sont répertoriés dans la compilation => Fitter => section de ressources => rapport sommaire de l’utilisation de la PLL. Saisissez ces paramètres dans le Intel FPGA IP PLL, puis connectez les sorties appropriées aux ALTLVDS_RX et aux cœurs ALTLVDS_TX Intel FPGA IP.