ID de l'article: 000077157 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Erreur : Erreur de déclaration conditionnel Verilog HDL à <location>: La déclaration If-Else ne correspond à aucun bord de liste de sensibilité</location>

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Cette erreur peut se produire si vous essayez de modeler un DFF avec plusieurs signaux de contrôle. Le Quartus®Le logiciel II inférera uniquement un signal secondaire provenant d’un seul signal secondaire dans une IF Condition. Par exemple, vous avez peut-être écrit la structure d’échantillon suivante pour modeler un dFF que l’on peut réinitialiser par deux signaux, rst1 ou rst2 :

always @ (posedge clk or posedge rst1 or posedge rst2) 

begin  

 if (rst1 == 1'b1 || rst2 == 1'b1) 

  q <= 1'b0; 

 else   

  q <= d; 

 end

Pour corriger cela, modifiez la conception pour spécifier un seul bord par état. Par exemple, si vous deviez modifier l’exemple précédent pour spécifier un seul bord par état, le logiciel Quartus II reconnaîtrait alors avec succès le dFF de l’article. L’exemple de code s’affiche ensuite comme suit :

always @ (posedge clk or posedge rst1 or posedge rst2) 

begin  

 if (rst1 == 1'b1)

  q <= 1'b0;  

 else if (rst2 == 1'b1)

  q <= 1'b0;

 else

  q <= d; 

end

Vous pouvez autrement générer les OR valeurs rst1 et rst2 en dehors de la Always construction.

Cette limitation sera abordée dans une version ultérieure du logiciel Quartus II.

Produits associés

Cet article concerne 1 produits

Circuits programmables Intel®

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.