ID de l'article: 000077138 Type de contenu: Dépannage Dernière révision: 09/07/2014

Pourquoi la fréquence d’horloge de référence est-elle définie incorrectement lorsque je met à jour l’IP dure pour PCI Express ?

Environnement

  • Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif En raison d’un bogue lorsque vous modifiez la fréquence d’horloge de référence d’un compilateur IP existant pour PCI Express® (PCIe), la nouvelle fréquence d’horloge de référence n’est pas mise à jour dans l’émetteur-récepteur utilisé par le cœur IP PCIe.
    Résolution

    Pour contourner ce problème, suivez ces étapes pour modifier l’horloge de référence d’une variante IP PCIe existante.

    1. Supprimer la variante serdes (_serdes.v).
    2. Mettez à jour l’horloge de référence dans le Gestionnaire de plug-in MegaWizard.
    3. Se résélérer la variante PCIe.

    Produits associés

    Cet article concerne 9 produits

    Cyclone® IV FPGAs
    Cyclone® IV GX FPGA
    Arria® GX FPGA
    Arria® II GX FPGA
    Arria® II GZ FPGA
    Stratix® GX FPGA
    Stratix® II GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.