ID de l'article: 000077094 Type de contenu: Dépannage Dernière révision: 02/04/2014

Ligne : débit de données invalide ! La valeur des cellules doit être comprise entre 0,0 et 1 434,0 en 24 h 30 !

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous voyiez cette erreur lors de l’importation d’un fichier EPE (PowerPlay Early Power Estimater) généré Intel® Quartus® II dans la version 13.1 de l’outil EPE et une version antérieure pour une conception Stratix® V contenant une ALTLVDS_TX ou ALTLVDS_RX méga-fonction fonctionnant à un débit de données supérieur à 1 434 Mbit/s.

 

 

 

Résolution

Intel® Stratix® V prennent en charge des débits de données allant jusqu’à 1 600 Mbit/s en utilisant ALTLVDS, en fonction de la vitesse de l’appareil. Reportez-vous à la fiche technique des périphériques Intel® Stratix® V (PDF) pour obtenir des spécifications détaillées.

Produits associés

Cet article concerne 4 produits

FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.