Comment réinsérer les Stratix V et les périphériques ATX Arria V GZ ?

La recalibrage des périphériques ATX Stratix® V et Arria® V GZ dépend de la version du logiciel Quartus® II et de l’état bloqué ATX PLL.

Versions du logiciel Quartus II 13.1.1 et versions antérieures
Le décalage d’adresse ATX Tuning Register 0x0 est disponible dans les versions logicielles 13.1.1 et antérieures de Quartus II. L’écriture du décalage d’adresse ATX Tuning Register 0x0 déclenche le recalibrage manuel, mais la routine d’étalonnage ne dérangera pas la PLL ATX s’il montre déjà un état bloqué.

Pour rétablir la PLL ATX dans la version 13.1.1.1 du logiciel Quartus II et versions antérieures, vous pouvez utiliser les méthodes ci-dessous.

Le logiciel Quartus II version 13.1.1 et antérieure et la PLL ATX est déjà verrouillée.

1. Écrivez pour adresser le 0x0 de décalage des « registres ATX Tuning ».

Le logiciel Quartus II version 13.1.1 et antérieure et la PLL ATX est déverrouillée.

1. Écrivez le fichier MIF ATX PLL complet dans le fichier ATX PLL.
2. Écrivez pour adresser le 0x0 de décalage du « REGISTRE ATX Tuning ».

Versions 13.1.2 et ultérieures du logiciel Quartus II
Un registre ATX Tuning supplémentaire a été ajouté dans la version 13.1.2 du logiciel Quartus II. Pour réinsérer la PLL ATX, vous pouvez utiliser la méthode ci-dessus ou la méthode détaillée ci-dessous.

0x1 de décalage d’adresse ATX Tuning Register est disponible dans les versions 13.1.2 et ultérieures du logiciel Quartus II. L’écriture sur le décalage d’adresse ATX Tuning Register 0x1 déclenche le recalibrage manuel des regardels de l’état atX PLL actuel bloqué.

Conditions requises pour un calibrage ATX PLL réussi
Dans toutes les versions du logiciel Quartus II, les conditions suivantes doivent être respectées pour un calibrage ATX PLL réussi :

• L’horloge de référence PLL ATX doit être présente, stable et la fréquence correcte.
• L’IP de reconfiguration de l’émetteur-récepteur reconfig_mgmt_clk signal doit être présent, stable et la fréquence correcte.
• La PLL ATX ne doit pas être tenue en réinitialisation ou hors tension.
• Tous les PHY d’émetteur-récepteur cadencés à partir de la PLL ATX doivent être réinitialisés après le recalibrage.

La 0x1 de décalage d’adresse ATX Tuning Register sera ajoutée à une future version du Guide de l’utilisateur IP PHY de l’émetteur-récepteur Altera® (PDF).