Il est possible que l’éditeur de composants génère incorrectement des erreurs de validation si les largeurs de port sont définies sur les expressions HDL.

Si vous utilisez Qsys pour générer un fichier de symbole de bloc(.bsf) pour l’entrée de conception schématique, les ports du symbole généré peuvent apparaître dans n’importe quel ordre. L’ordre des ports peut changer si vous s’enquérir du fichier.

Si vous utilisez un schéma pour activer instantanément votre système Qsys, vous doit se rapprocher d’un symbole .bsf et reconnecter les signaux dans le fichier du diagramme de blocs(.bdf)chaque fois que vous changez les signaux haut niveau de votre système Qsys. Si vous ne changez pas les signaux de haut niveau du système Qsys, vous pouvez désactiver le symbole génération et réutiliser le symbole précédemment généré dans votre .bdf. Vous pouvez autrement utiliser un fichier de conception de haut niveau VHDL ou Verilog pour l’instantiate votre système Qsys.