En raison d’un problème avec l’IP dure V Altera® Stratix® pour PCI Express*, le bit de configuration de l’horloge de l’emplacement matériel (Link Status Register[12]) sera toujours défini sur 1 dans l’espace de configuration PCIe*, quel que soit le paramètre « Configuration de l’horloge de l’emplacement » dans l’onglet Liaison des capacités PCIe de l’interface graphique. Ce problème se produit tant dans la simulation que dans le matériel.
Pour contourner ce problème, modifiez le fichier altpcie_hip_256_pipen1b.v dans le répertoire \synthesis\submodules comme suit.
1) vers la ligne 0088, slotclk_cfg de paramètre add-> = « dynamic_slotclkcfg »,
2) vers la ligne 2699, add-> .slotclk_cfg (slotclk_cfg),
Ce problème est résolu à partir de la version v17.0 du logiciel Intel® Quartus® Prime Standard Edition.