En raison d’un problème dans la version 20.3 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, lorsque vous utilisez le Intel® FPGA IP JESD204B en mode Subclass 1 ET à un débit de données de 16 Gbit/s < < = 19,2 Gbit/s, vous pouvez voir le problème décrit ci-dessous lors de l’utilisation des périphériques Intel Agilex® 7.
Après que le Intel® FPGA IP JESD204B a échantillonné SYSREF pour la première fois et qu’il frôle le bit CSR csr_sysref_singledet à 0, lorsque ce bit de RSE est réglé par l’utilisateur sur une valeur de 1 pour échantillonner un autre bord SYSREF , il devient immédiatement plus discret même avant que le SYSREF ne bascule de bas en haut. Cela est dû à un signal interne qui efface le csr_sysref_singledet étant bloqué à 1 pour des débits de données supérieurs à 16 Gbit/s.
Ce problème ne peut être récupéré qu’en appliquant txlink_rst_n ou rxlink_rst_n.
Un correctif peut être fourni sur demande par l’intermédiaire de assistance Intel® Premier (IPS).
Ce problème est résolu à partir de la version 20.4 du logiciel Intel® Quartus® Prime Pro Edition.