En raison d’un problème connu dans les versions 19.1 à 19.4 du logiciel Intel® Quartus® Prime Pro, la conception par exemple Intel® FPGA IP JESD204B peut ne pas fonctionner correctement lors de l’utilisation des périphériques Intel® Arria® 10 et Intel® Cyclone® 10 GX. Cela est dû à 2 ports manquants en cas de synthèse et 1 port manquant en cas de simulation de la conception de l’exemple JESD204B Intel® FPGA IP.
Pour contourner ce problème, suivez les étapes ci-dessous :
1. Par exemple, synthèse de conception, ajoutez ces deux ports dans «altera_jesd204_ed_RX_TX.sv» situé à «//ed_synth» à la ligne 365.
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst),
.jtag_reset_in_reset_reset_n (1'b1),
}
2. Par exemple, la simulation de conception, ajoutez ce port à la ligne 364 dans « altera_jesd204_ed_RX_TX.sv » situé à « /ed_sim/testbench/models » à la ligne 365.
{
.jtag_reset_in_reset_reset_n (1'b1),
}
Ce problème est résolu à partir de la version 20.1 du logiciel Intel® Quartus® Prime Pro Edition.