ID de l'article: 000077020 Type de contenu: Dépannage Dernière révision: 10/03/2021

Pourquoi le système hôte reçoit-il des données endommagées sans erreur LCRC ou erreur Completion Time Out sur un lien PCIe* Gen 3 x16 qui utilise l’IP dure Intel® Stratix® 10 pour PCI Express* dans les périphériques Intel® Stratix® 10 L-Til...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Le paramètre Tx FIFO presque complet du seuil de l’IP dure Intel® Stratix® 10 pour variante PCIe* Gen 3 x16 est leass. Il est possible que les données soient endommagées sans erreur LCRC ou erreur Temps d’exécution qui n’entraîne pas de récupération de liaison.

    Les autres variantes IP comme PCIe* Gen 3 x8 et Gen 3 x4 ne sont pas affectées.

    Il existe une KDB connexe.

    Pourquoi le système signale-t-il des erreurs de temps d’exécution PCIe* sur un lien qui utilise l’IP dur Intel® Stratix® 10 pour PCI Express dans Intel® Stratix® les périphériques 10 L et H-Tile ?

     

     

    Résolution

    Ce problème est résolu à partir de la version 20.4 du logiciel Intel® Quartus® Prime Pro Edition.

    Pour résoudre ce problème, vous devriez extirpérer l’IP dure Intel® Stratix® 10 pour la variante PCIe* Gen 3 x16 et recompiler la conception avec la version 20.4 ou une version ultérieure du logiciel Intel® Quartus® Prime Pro Edition pour incorporer le correctif.

    Produits associés

    Cet article concerne 5 produits

    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
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