Lorsque la topologie à coque est activée dans le Intel® Stratix® éditeur de paramètres IP 10 DDR4, chaque grade nécessite deux broches CS pour configurer les puces de mémoire supérieures et inférieures séparément. Le contenu suivant montre comment cartographier les broches CS de FPGA aux puces de mémoire dans des conceptions à un seul grade et à deux rangs.
Pour les composants à rang unique :
Le top (non mis en miroir) des composants, FPGA_CS0, va à MEM_TOP_CS0
Les composants inférieurs (mis en miroir), FPGA_CS1, vont à MEM_BOT_CS0
Pour les composants à deux rangs :
Les composants Top (non mis en miroir), FPGA_CS0 va à MEM_TOP_CS0 et FPGA_CS1 va à MEM_TOP_CS1
Les composants inférieurs (mis en miroir), FPGA_CS2 va à MEM_BOT_CS0 et FPGA_CS3 va à MEM_BOT_CS1