Cela peut être vu si la logique du fichier de test de conception de haut niveau _example_chaining_pipen1b.vhd est connectée à une horloge incorrecte (internal_core_clk_out).
Toute logique de _example_chaining_pipen1b.vhd doit être connectée à pld_clk comme indiqué dans l’instance centrale PCIe® et aux entités Altera® exemple.
Les pld_clk et les internal_core_clk_out sont logiquement les mêmes. Toutefois, le pld_clk en simulation n’est pas équivalent à internal_core_clk_out en raison de retards dus au ssd.