ID de l'article: 000076988 Type de contenu: Dépannage Dernière révision: 24/04/2014

Pourquoi tx_st_ready0 reste-t-elle sur la base de mon affirmation dans ma simulation PCI Express personnalisée ?

Environnement

  • PCI Express*
  • Simulation
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Cela peut être vu si la logique du fichier de test de conception de haut niveau _example_chaining_pipen1b.vhd est connectée à une horloge incorrecte (internal_core_clk_out).

    Toute logique de _example_chaining_pipen1b.vhd doit être connectée à pld_clk   comme indiqué dans l’instance centrale PCIe® et aux entités Altera® exemple.

    Les pld_clk et les internal_core_clk_out sont logiquement les mêmes. Toutefois,   le pld_clk en simulation n’est pas équivalent à internal_core_clk_out en raison de retards dus au ssd.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® II GX

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