PcIe® Hard IP (HIP) ne prend pas en charge Loopback Master, mais il prend en charge Loopback Slave via la configuration PCIe Reverse Parallel Loopback comme indiqué dans le chapitre Architecture de l’émetteur-récepteur de périphérique.
La liste suivante décrit la séquence de boucillage :
1. Le cœur PCIe HIP entre dans l’état de loopback lorsque RC affirme un bit de loopback (bit2 du symbole 5) dans TS1/TS2 pendant l’état de démarrage de Configuration.LinkWidth.Start. Ep et RC doivent tous les deux respecter les règles telles que définies dans les spécifications de base PCI Express.
2. Après avoir réussi à entrer dans l’état de Boucback, le cœur s’affirme automatiquement tx_detectrxloopback=1 et txelecidle=0 selon les spécifications de l’interface PIPE. Cela demande à l’émetteur-récepteur Altera d’acheminer les données après la correspondance de débit FIFO dans le PCS du canal du récepteur vers le canal émetteur associé. Les données reçues passent par le CDR, le deserializer, le décodeur 8b/10b, le word aligner et le rate Match FIFO avant de revenir en boucle au côté de transmission. Les données de transmission passent par le rate Match FIFO, encodeur et serializer 8b/10b avant d’être transmis.
3. La RC transmet au récepteur EP des modèles codés de 8b/10b en mode boucleur, selon les spécifications de base PCI Express. Il doit également envoyer SKIP OS pour s’assurer que le rate Match FIFO ne déborde pas ou ne déborde pas. De même, les systèmes d’exploitation SKIP seront insérés par le rate Match FIFO dans la direction de transmission ep selon les besoins. Par conséquent, le moniteur de transmission EP doit en tenir compte lors de la comparaison des données de transmission retour en boucle avec les données de réception d’origine. Le schéma de boucage ne peut pas être des données PRBS, car il ne s’agit pas de données PCIe 8b/10b encodées.
4. Pour garantir que les bonnes données sont reçues correctement, un couplage CA est nécessaire entre les broches de transmission RC et les broches de réception du EP. Conformément à la spécification PCIe CEM (Plug in board), les condensateurs de couplage CA sont toujours sur la carte avec les broches du périphérique de transmission. Si un testeur est branché sur notre carte qui est branchée à la carte de base de conformité PCI-SIG (CBB) via des câbles coax et que le CBB ne possède pas de condensateurs de couplage CA, des blocs CC physiques doivent être ajoutés en ligne avec les câbles pour fournir le même effet. Les condensateurs de couplage CA ou les blocs CC physiques sont donc nécessaires entre chaque transmission RC et l’broche de réception de l’ep.
5. L’horloge de référence du système de la RC et du EP doit fonctionner à une fréquence de /-300ppm en fonction des spécifications PCIe.
C’est pourquoi la spécification PCIe spécifie que le loopback doit passer par le rate Match FIFO qui peut insérer ou supprimer les systèmes d’exploitation SKIP selon les besoins pour gérer cette plage.