ID de l'article: 000076946 Type de contenu: Dépannage Dernière révision: 05/04/2017

Pourquoi le testbench de simulation VHDL généré automatiquement par RapidIO II ne compile-t-il pas dans certaines configurations du cœur IP de RapidIO II ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour RapiDIO II (IDLE2 jusqu'à 6,25 Gbaud)
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Dans certaines configurations du cœur IP RapidIO® II, la simulation VHDL générée rencontrera une erreur de compilation lorsqu’un port ne figure pas dans l’entité qui a instantané une autre entité.
 
Exemple d’erreur dans le simulateur ModelSim®.

Le « » du port de l’entité « < nom de l’entité> » n’est pas dans le composant dont le composant est instantané.

Cette erreur se trouve uniquement dans les variantes dans lesquelles les modules d’E/S Maître, Esclave E/S, Sonnette, Maintenance ou Pass-through sont désactivés.

La version de Verilog n’est pas affectée.

Résolution

Utilisez la version Verilog du testbench de simulation.

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