L’IP DDR4 ne nécessite aucun rail VREF externe connecté aux broches FBFB des FPGA bancs d’E/S utilisés pour les signaux du groupe DQS avec pod-12 standard d’E/S.
Le VREF est généré en interne et est étalonné. Dans la section Quartus® Prime Fitter Report E/S Bank Usage, il montre qu’il n’y a pas d’exigence VREF.
Un rail VREF externe de 0,6V n’est nécessaire que pour la broche VREFCA du périphérique de mémoire DDR4 et il est recommandé d’ajouter un condensateur de découplage près de cette broche.
VREF pour les signaux de données (DQ, DQS, DM/DBI) est généré en interne dans le périphérique de mémoire DDR4 et les banques d’E/S du groupe d’interfaces DDR4 FPGA DQS.
Vous trouverez ci-dessous des informations supplémentaires sur l’étalonnage VREF.
FPGA:
La granularité d’étalonnage VREF est par voie d’E/S (un groupe x8 DQS).
Dans le rapport d’étalonnage du kit d’outils EMIF, le FPGA VREF est le paramètre KITFIN.
Mémoire DDR4 :
L’IP DDR4 prend en charge la fonctionnalité d’adressaabilité par dram. Dans une interface de composants de mémoire multiple, chaque composant DDR4 peut avoir une valeur VREF étalonnée différente.
Dans le rapport d’étalonnage du kit d’outils EMIF, la mémoire DDR4 VREF est le paramètre VREFOUT.