Les horloges et les réinitialisations dans la logique de l’utilisateur doivent-elles être fermées jusqu’à ce que le processus de configuration soit terminé dans Intel® Stratix® 10 périphériques ?

Une fois que le périphérique Intel® Stratix® 10 termine la configuration et entre en mode utilisateur, vous devez implémenter une séquence de réinitialisation avant d’exécuter votre application. À l’issue de l’étape de configuration, les fonctions du périphérique Intel Stratix 10 ne sont pas attendues en mode utilisateur simultanément. Lorsque le périphérique entre en mode utilisateur, une horloge d’exécution gratuite peut entraîner une condition de course d’horloge entre les logiques de l’utilisateur qui corrompt les conditions initiales du périphérique.

Pour éviter cet événement, Intel vous recommande de construire une conception à l’aide de la grille de réinitialisation de l’utilisateur et de la grille d’horloge Intel Stratix 10 FPGA IP avec votre propre logique utilisateur pour déboguer l’horloge utilisateur et supprimer le signal de réinitialisation globale, comme indiqué dans la Figure 1. Utilisez la réinitialisation de l’utilisateur et la grille d’horloge Intel Stratix cœur IP de 10 FPGA pour supprimer le signal provenant du port user_reset pour déloger l’horloge utilisateur. Développez ensuite votre propre logique pour supprimer le signal de réinitialisation globale après avoir débragé l’horloge utilisateur.

Notez que l’horloge free running est une horloge de source externe, tandis que l’horloge utilisateur est une horloge qui horloge la logique de l’utilisateur dans le FPGA. L’horloge utilisateur peut également être une horloge d’exécution gratuite ou une horloge PLL (phase-locked loop) générée.

Une seule instance IP unique est nécessaire pour annuler toutes les horloges utilisateur, tandis que le signal de réinitialisation global doit être utilisé pour libérer/supprimer la réinitialisation dans plusieurs domaines. Si la conception possède plusieurs domaines de réinitialisation, assurez-vous que le signal de réinitialisation global est maintenu suffisamment longtemps pour que le signal se propage à tous les domaines avant de le supprimer.

Figure 1. Diagramme de blocs de réinitialisation et d’horloge de l’utilisateur

Remarque : n’utilisez pas le port user_clkgate de l’ip De réinitialisation de l’utilisateur et de la grille d’horloge Intel Stratix 10 FPGA IP.

Délai de suppression recommandé pour le signal user_reset à l’aide de l’IP de réinitialisation et d’horloge de l’utilisateur 10 FPGA Intel Stratix et le retard de réinitialisation globale du signal de réinitialisation globale

Le délai de suppression du signal user_reset doit être plusieurs cycles d’horloge utilisateur. Vous pouvez obtenir le retard souhaité en saisissant la valeur de retard de l’effacement dans l’IP de réinitialisation de l’utilisateur et de grille d’horloge Intel Stratix 10 FPGA. Les valeurs possibles du paramètre de retard de de-réinitialisation de l’utilisateur et de la grille d’horloge Intel Stratix 10 FPGA IP peuvent s’étendre de 0 ns à 65 535 ns. Vous devez construire un synchronisateur à l’aide de la technique anti-métastable standard à l’intérieur :

1. La logique utilisateur permettant de supprimer l’horloge utilisateur pour synchroniser le signal user_reset concernant l’horloge d’exécution gratuite.
2. La logique utilisateur permettant d’affirme une réinitialisation globale pour synchroniser le signal user_reset concernant l’horloge de l’utilisateur.

Le délai de réinitialisation global du signal de réinitialisation doit être suffisamment long pour que le signal de réinitialisation globale se propage dans la logique de réinitialisation globale de votre système après l’exécution de Cloc k Utilisateur. Construisez votre propre logique utilisateur pour supprimer le signal de réinitialisation globale après user_reset est revendiquée et que l’utilisateur Clock est en cours d’exécution. Vous devez également synchroniser le signal de réinitialisation globale en ce qui concerne l’horloge utilisateur à l’aide de techniques anti-métastables standard.

Figure 2. Schéma de synchronisation de la synchronisation de la réinitialisation de l’utilisateur et de l’horloge

Ces informations sont documentées dans le dernier guide de configuration Intel Stratix 10 pour Intel® Quartus® logiciel Prime Pro Edition v19.1.