ID de l'article: 000076895 Type de contenu: Dépannage Dernière révision: 08/02/2016

Quelles sont les fréquences d’horloge maximales et minimales lorsque l’EDCRC bloque la logique de l’utilisateur ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Les notes d’application suivantes décrivent comment utiliser la vérification de redondance yclic de détection d’erreur (CRC) :
AN 357 : détection et récupération d’erreurs à l’aide du CRC dans les périphériques Altera FPGA (PDF) 
AN 539 : Tester la méthodologie de détection et de récupération d’erreurs à l’aide de CRC dans les périphériques Altera FPGA (PDF) 

Lorsque vous utilisez le bloc de détection d’erreurs, vous êtes tenu de fournir une horloge sur le port dulk.

Pour connaître les fréquences maximales et minimales de détection des erreurs, reportez-vous au chapitre de la mise en mémoire SEU dans le manuel de périphérique correspondant. Bien que ces fréquences décrivent le symétrie interne, elles sont également applicables au port delk.

Résolution

 

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