Il est possible que vous voyiez l’IP PLL Altera® de l’IP de récupération de pixels de l’horloge pixel de l’image de l’ordinateur de l’Altera®, à l’intérieur de l’IP de récupération des pixels de l’espace, perdre son verrou après une reconfiguration dynamique lorsque le périphérique FPGA est élevé au-dessus de la température de la pièce. Dans ce cas, l’IP de récupération de pixels de l’horloge pixel de l’reset_out de l’image de l’écran est signalée et aucune vidéo n’est observée à l’écran. Lorsque l’appareil FPGA est refroidi, la vidéo de l’écran reprend, Altera ip PLL reprend et l’IP de récupération des pixels de l’horloge des pixels de l’écran de l’écran, reset_out signal n’est pas revendiquée. La cause initiale du problème est le paramètre de diviseur post VCO PLL incorrect configuré par l’IP de récupération d’horloge pixel de l’horloge des pixels de l’ordinateur de l’ordinateur. Le paramètre incorrect fait que la fréquence du VCO dépasse la plage juridique spécifiée dans la fiche technique de l’appareil.
Un correctif est disponible pour résoudre ce problème pour le logiciel Intel® Quartus® Prime Standard Edition version 17.1 et pour le logiciel Intel® Quartus® Prime Standard Edition version 17.1 Mise à jour 1 à partir du lien approprié ci-dessous :
Pour v17.1 :
Télécharger le correctif 0.16std pour Windows (.exe)
Télécharger le correctif 0.16std pour Linux (.run)
Téléchargez le correctif Readme 0.16std (.txt)
Pour v17.1.1
Télécharger le correctif 1.19std pour Windows (.exe)
Télécharger le correctif 1.19std pour Linux (.run)
Téléchargez le correctif Readme 1.19std (.txt)
Ce problème a été résolu à partir de Intel® Quartus® version 19.1 du logiciel Prime Standard Edition.