ID de l'article: 000076870 Type de contenu: Dépannage Dernière révision: 23/10/2019

Pourquoi la couche de transaction du point de terminaison PCIe* Intel® Stratix® 10 L/H-Tile reste-t-elle bloquée dans la réinitialisation lorsque la réinitialisation au niveau de la fonction est lancée ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque la fonction de réinitialisation du niveau de fonction (FLR) est désactivée, un paramètre d’écriture de configuration définissant le paramètre Lancer la réinitialisation du niveau de fonction sur 1 du registre de contrôle des périphériques entraîne le blocage de la couche de transaction du Intel® Stratix® 10 L/H-Tile PCIe* Endpoint.

    Le point de terminaison PCIe* Intel® Stratix® 10 L/H-Tile répondra aux demandes suivantes avec TLP Unsupported Request (UR).

    Une réinitialisation conventionnelle est nécessaire pour récupérer de ce cas d’erreur, par exemple, PERST #, Hot Reset (Réinitialisation à chaud) ou Link Disable/Enable (Lien désactivé/Active).

    Résolution

    Pour contourner ce problème, activez la fonctionnalité FLR dans l’éditeur de paramètres IP.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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