ID de l'article: 000076852 Type de contenu: Dépannage Dernière révision: 29/06/2017

Pourquoi le paramètre « Utiliser la connexion d’horloge de référence PLL du cœur » n’est-il pas disponible dans l’éditeur de paramètres IP PHYLite ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® Stratix® 10 IP PHY Lite pour interfaces parallèles
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

À partir de la version 17.0 du logiciel Quartus® Prime, l’IP PHYLite ne prend pas en charge la connexion d’horloge de référence PLL du cœur. L’horloge de référence PLL PHYLite doit être connectée à une broche d’horloge de référence dédiée.

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FPGA et FPGA SoC Intel® Arria® 10

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