Non, les signaux CONF_DONE et INIT_DONE ne doivent pas être élevés pendant Stratix® programmation de fichiers JIC 10 FPGA.
Lorsque vous utilisez le logiciel Quartus® Prime Pro Edition v18.0 pour configurer un périphérique FPGA Stratix® 10 avec l’image d’assistance (image SFL par défaut en usine) pendant le processus de programmation de fichier JIC, vous pouvez observer des CONF_DONE inattendus et des assertions de signal INIT_DONE . L’image d’assistance (image SFL par défaut) contient uniquement les données du microprogramme et non les données de configuration complètes. Ainsi, le périphérique FPGA Stratix® 10 n’est configuré qu’avec les données du microprogramme, et même si les signaux CONF_DONE et INIT_DONE sont confirmés élevés, le périphérique FPGA Stratix® 10 n’est pas entré en mode utilisateur.
Dans le logiciel Quartus® Prime Pro Edition v17.1 et versions antérieures, les signaux CONF_DONE et INIT_DONE sont censés être revendiqués haut car l’image d’assistance (image SFL par défaut) contient des données de configuration complètes.
Cet état CONF_DONE et INIT_DONE non valide n’entraînera aucun échec de programmation JIC.
Ceci est corrigé dans le logiciel Quartus® Prime Pro Edition v21.4 et au-dessus.