ID de l'article: 000076733 Type de contenu: Dépannage Dernière révision: 16/03/2021

Pourquoi existe-t-il un lien important entre les instances de streaming Lite III série Lite III Intel® FPGA IP dans la simulation ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour streaming série Lite III
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison de la fonction de réinitialisation stupéfiante des émetteurs-récepteurs Intel® Stratix® 10 L-Tile et des émetteurs-récepteurs H-Tile, vous pouvez observer une différence de retard significative entre les instances de streaming Serial Lite III Intel® FPGA IP dans la simulation.

Résolution

Pour contourner cet effet dans la simulation, modifiez ce qui suit dans l’instance .v sous le dossier sim :

De

        .reduced_reset_sim_time (0),

À

        .reduced_reset_sim_time (1),

 

Un exemple du fichier .v de l’instance est indiqué ci-dessous :

        altera_sl3_tx\altera_sl3_phy_top_181\sim\altera_sl3_tx_altera_sl3_phy_top_181_jl2kkei.v

#Note que cette modification réduit le temps de liaison dans la simulation uniquement.

Il s’agit du comportement attendu et ne sera modifié dans aucune version ultérieure du logiciel Intel® Quartus® Prime.

Produits associés

Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Stratix® 10

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.