Lorsqu’une interface Arria® 10 DDR4 correctement paramétrée est configurée pour une fréquence d’horloge de 1 200 MHz dans un périphérique à une vitesse de -1 Arria 10 FPGA, certaines configurations peuvent afficher de petites violations de la synchronisation de la capture de lecture dans le rapport DDR timequest.
Voici quelques techniques pour améliorer les marges de synchronisation de la capture de lecture. Elles sont applicables à toutes les configurations IP DDR4 et pas seulement au fonctionnement à 1200 MHz.
1) Lecture DBI : sélectionnez l’option paramètre DBI lecture de l’onglet Mémoire IP DDR4. Assurez-vous également de sélectionner le paramètre de latence CAS de mémoire correct pour l’analyse DBI en lecture à partir de la table bin de la vitesse de la feuille de données du périphérique de mémoire DDR4 pour votre configuration et la fréquence de fonctionnement.
2) Groupe DQS à l’image de groupe : Réduire la valeur de l’aroux système maximum au sein du groupe DQS sous l’onglet Carte IP DDR4. La valeur par défaut est fixée à 20ps, mais des réductions de l’espacement sont réalisables grâce à une disposition soigneuse de la carte de circuits imprimés.
3) Utilisez un périphérique de mémoire DDR4 plus rapide.
4) Recalibration périodique OCT : Faites fonctionner l’IP de la mémoire DDR4 dans une configuration dans laquelle le recalibrage régulier de l’OCT est pris en charge. Reportez-vous à la fenêtre du message de paramétrage de l’éditeur de paramètres QSYS et un message indiquera si le recalibrage périodique DU OCT est activé.
Les configurations DDR4 ne prennent pas toutes en charge cette fonctionnalité. Notez que si la recalibrage périodique OCT est activé, il empêche l’application utilisateur d’accéder à la mémoire DDR4 pendant une courte période lorsque le recalibrage se produit.
Pour de plus amples informations, reportez-vous à la section Recalibration périodique OCT dans le chapitre 2 du volume 3 du manuel EMIF, où il montre comment calculer ce délai.
Dans les préréglages de la mémoire DDR4, la configuration par défaut entraîne la désinscriptions périodique de l’OCT. Pour l’activer :
- Désélectionner le paramètre de l’onglet FPGA E/S Utiliser les paramètres d’E/S par défaut.
- Pour l’horloge de l’adresse, de la commande et de la mémoire,changez la norme E/S en SSTL-12 Class I et définissez le mode sortie comme puissance actuelle.
Réalisez des simulations au niveau de la carte pour optimze l’intégrité du signal, la force du lecteur et les terminaisons de votre interface.