Pour une conception V DDR3 UniPHY Stratix®, vous pouvez constater des violations de la synchronisation sur les chemins de données entre le c2p_write_clk et les domaines d’horloge pll_write_clk.
Pour résoudre ces problèmes de synchronisation, suivez les étapes ci-dessous :
1) Dans le fichier< IP_variation_name >if0_pll0.svgénéré par IP, défini
paramètre WRITE_CLK_PHASE = « 938 ps »
2) Dans le fichier< IP_variation_name >if0_p0_parameters.tclgénéré par IP, défini
jeu ::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase (PLL_WRITE_CLK) 270.0