ID de l'article: 000076629 Type de contenu: Dépannage Dernière révision: 26/07/2017

Pourquoi la IRQ_HPD du cœur IP DisplayPort est-elle revendiquée avant l’apprentissage des liens ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP DisplayPort*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le dissipateur de cœur IP DisplayPort peut faire valoir CR_Lock avant l’apprentissage de la liaison, et le pseudo CR_Lock génère un pseudo IRQ_HPD avant l’apprentissage de la liaison. Comme CR_Lock et les IRQ_HPD sont sensé être valides uniquement pendant et après l’apprentissage de la liaison, la source DisplayPort devrait ignorer le pseudo IRQ_HPD.

 

Résolution

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime.

Produits associés

Cet article concerne 4 produits

FPGA et FPGA SoC Cyclone® V
FPGA et FPGA SoC Arria® V
FPGA Stratix® V
FPGA et FPGA SoC Intel® Arria® 10

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