Problème critique
En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition version 19.2, la variante PMA E-tile PCS PCS 2xTBI de l’exemple de conception de cœur IP Intel® FPGA triple vitesse Ethernet, lorsque l’option « Activer lareconfiguration dynamique du transcei e-tile» est sélectionnée, la simulation de Mentor* Modelsim s’exécute à jamais.
Cela est dû au fait que les reconfig_clk de carte mémoire Avalon 10 E de Intel® Stratix® et les ports reconfig_reset ne sont pas correctement connectés dans le fichier de test de simulation du banc d’essai de l’exemple de conception Mentor* Modelsim.
Pour contourner ce problème dans les versions existantes du logiciel Intel® Quartus® Prime Pro Edition, modifiez les fichiers de banc d’essai Mentor* Modelsim suivants
- \testbench_verilog\\eth_tse_0_testbench_tb.v
- \testbench_vhdl\\eth_tse_0_testbench_tb.vhd
- Remplacez les ports reconfig Avalon-MM suivants comme des fils(reconfig_clk_0 fil, reconfig_reset_0 fil, fil [18:0] reconfig_address_0, reconfig_write_0 fil, fil [7:0] reconfig_writedata_0, reconfig_read_0 fil, fil [7:0] reconfig_readdata_0 et reconfig_waitrequest_0 fil)
- Attribuez reg_clk dans le testbench à reconfig_clk_0 et réinitialiser dans le testbench sur reconfig_reset_0.
- Attachez les signaux suivants à 0 : reconfig_address_0, reconfig_write_0, reconfig_writedata_0 et reconfig_read_0.
Ce problème est résolu à partir du logiciel Intel® Quartus® Prime Pro Edition v20.3.