ID de l'article: 000076628 Type de contenu: Dépannage Dernière révision: 22/10/2020

Pourquoi la simulation de Mentor* ModelSim de l’Intel® FPGA exemple de conception de cœur IP Ethernet à trois vitesses s’exécute-t-elle à jamais ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition version 19.2, la variante PMA E-tile PCS PCS 2xTBI de l’exemple de conception de cœur IP Intel® FPGA triple vitesse Ethernet, lorsque l’option « Activer lareconfiguration dynamique du transcei e-tile» est sélectionnée, la simulation de Mentor* Modelsim s’exécute à jamais.

    Cela est dû au fait que les reconfig_clk de carte mémoire Avalon 10 E de Intel® Stratix® et les ports reconfig_reset ne sont pas correctement connectés dans le fichier de test de simulation du banc d’essai de l’exemple de conception Mentor* Modelsim.

    Résolution

    Pour contourner ce problème dans les versions existantes du logiciel Intel® Quartus® Prime Pro Edition, modifiez les fichiers de banc d’essai Mentor* Modelsim suivants

    • \testbench_verilog\\eth_tse_0_testbench_tb.v
    • \testbench_vhdl\\eth_tse_0_testbench_tb.vhd
    1. Remplacez les ports reconfig Avalon-MM suivants comme des fils(reconfig_clk_0 fil, reconfig_reset_0 fil, fil [18:0] reconfig_address_0, reconfig_write_0 fil, fil [7:0] reconfig_writedata_0, reconfig_read_0 fil, fil [7:0] reconfig_readdata_0 et reconfig_waitrequest_0 fil)
    2. Attribuez reg_clk dans le testbench à reconfig_clk_0 et réinitialiser dans le testbench sur reconfig_reset_0.
    3. Attachez les signaux suivants à 0 : reconfig_address_0, reconfig_write_0, reconfig_writedata_0 et reconfig_read_0.

    Ce problème est résolu à partir du logiciel Intel® Quartus® Prime Pro Edition v20.3.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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