Dans la version 19.2 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, lorsque vous créez un exemple de conception avec l’IP dure Intel® Stratix® 10 E-Tile pour Ethernet – variantes de base de 10 Gbit/s et 25 Gbit/s, la fréquence d’horloge de référence par défaut est établie comme 322 MHz dans le GUI de propriété intellectuelle. Cependant, lorsque l’exemple de conception est généré, la fréquence d’horloge de référence (i_clk_ref) est mappée sur PIN_AN13 du devkit signal integrity 10 TX Intel® Stratix® avec une fréquence de 156 MHz. Par conséquent, l’exemple de conception ne fonctionne pas correctement.
Pour contourner ce problème dans la version 19.2 du logiciel Prime Pro Edition Intel® Quartus® version 19.2 ou antérieure, remplacez la fonction QSF de l’horloge de référence (i_clk_ref) en PIN_AN15 sur le devkit signal integrity 10 TX Intel® Stratix® dont la fréquence par défaut est de 322 MHz, ou modifiez la fréquence d’horloge de référence à 156 MHz dans la GUI IP.
Ce problème est résolu dans la version 19.3 du logiciel Intel® Quartus® Prime Pro Edition.