ID de l'article: 000076614 Type de contenu: Messages d'erreur Dernière révision: 08/01/2019

Erreur (13149) : les systèmes EMIF/PHYLite partageant une horloge de référence PLL ne possèdent pas d’entrées de réinitialisation identiques pour les atomes io_aux suivants

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP PHY Lite pour interfaces parallèles
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous implémentez une IP Intel® Arria® 10 interfaces de mémoire externe et une IP Intel Arria 10 PHYLite partageant l’horloge de référence PLL et que vous la réinitialisez dans la même colonne d’E/S, vous pouvez voir cette erreur d’adaptateur.

     

    Résolution

    Pour résoudre ce problème, attachez le port de réinitialisation IP 10 PHYLite Intel® Arria® à « 1 ».  

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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