ID de l'article: 000076599 Type de contenu: Dépannage Dernière révision: 14/02/2012

Exemple de conception de Arria V avec interface de mémoire dure utilisant une horloge incorrecte

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les DDR2 et DDR3, QDR II et RLDRAM II Produits.

    Le tissu d’interface de la mémoire dure de Arria V prend en charge l’horloge débits jusqu’à 267 MHz. L’exemple de conception fourni avec l’IP est cadenché par pll_afi_clk , à 533 MHz. L’exemple de conception doit être cadenché à la pll_half_afi_clk place.

    Résolution

    La solution à ce problème est de modifier la conception de l’exemple à utiliser pll_half_afi_clk au lieu de pll_afi_clk as the clock .

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Arria® V

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