ID de l'article: 000076566 Type de contenu: Messages d'erreur Dernière révision: 11/02/2013

Erreur interne : Sous-système : HSSI, Fichier : /quartus/periph/hssi/hssi_logical_physical_mapping.cpp, Ligne : 563

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 12.1 et les versions ultérieures du logiciel Quartus® II, vous pouvez voir cette erreur interne si vous avez plusieurs entrées du port rx_cdr_refclk sur le PHY natif Stratix® V connecté à la même broche refclk .
Par exemple, cette erreur peut se produire si les ports rx_cdr_refclk (0 ) et rx_cdr_refclk(1) sont tous deux connectés à la broche refclk1.

Résolution

Pour éviter ce problème, connectez chaque entrée d’horloge de la PLL CDR à sa propre broche de refclk .

Ce problème est résolu à partir de la version 13.0 du logiciel Quartus® II.

Produits associés

Cet article concerne 4 produits

FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GX
FPGA Stratix® V GT

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