Problème critique
Les versions 14.1 et 15.0 du logiciel Quartus II peuvent incorrectement MAX 10 conceptions de périphériques pour utiliser une connectivité non existante entre les broches DPCLK et l’horloge réseau ; spécifiquement, le logiciel pourrait permettre la connectivité de DPCLK0 à GCLK[4] et de DPCLK2 à GCLK[9]. Si vous utilisez l’un de ces chemins non existants dans votre conception, le logiciel n’indique aucun problème, mais produit un non fonctionnel conception sur le FPGA. Reportez-vous à l’utilisateur de l’horloge et de la PLL MAX 10 Guide de connectivité DPCLK à GCLK autorisé : https://documentation.altera.com/#/00003866-AA.
Il n’y a pas de solution de contournement. Ce problème sera résolu dans un logiciel à venir Libération.