ID de l'article: 000076555 Type de contenu: Dépannage Dernière révision: 18/12/2015

Manuel du périphérique Arria® V : problèmes connus

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Problème 338064: volume 1, atténuation de l’UI du chapitre 9 pour les appareils Arria® V, version 2015.06.12

À la page 9-8, la section Synchronisation indique ce qui suit :

La broche CRC_ERROR est toujours faible pendant le calcul CRC pour un minimum de 32 cycles d’horloge. Lorsqu’une erreur se produit, la broche est propulsée haut une fois que le emR est mis à jour ou que les cycles d’horloge de 32 cycles sont cadendus, selon la dernière éventualité. Par conséquent, vous pouvez commencer à récupérer le contenu du emR à la périphérie montante de la broche CRC_ERROR. La broche reste élevée jusqu’à ce que la trame actuelle soit lue, puis propulsée à nouveau faible pour un minimum de 32 cycles d’horloge.

Mais c’est incorrect. Il doit indiquer comme suit :

La broche CRC_ERROR est toujours faible pendant le calcul CRC. Lorsqu’une erreur se produit, le bloc dur EDCRC prend 32 cycles d’horloge pour mettre à jour le emR, la broche est propulsée haut une fois que le emR est mis à jour. Vous pouvez donc commencer à récupérer le contenu du emR à la périphérie montante de la broche CRC_ERROR. La broche reste élevée jusqu’à ce que la trame actuelle soit lue, puis propulsée à nouveau faible pour 32 cycles d’horloge.

La Figure 9-5 indique le calcul CRC (minimum 32 cycles d’horloge), mais il doit indiquer le calcul CRC (32 cycles d’horloge).

 

Problème 162661 : Configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Arria V, version 2013.6.11

La page 8-6 indique « Les tensions de configuration prises en charge sont de 2,5, 3.0 et 3,3 V pour tous les périphériques Arria V, à l’exception des périphériques Arria V GZ. Les tensions de configuration prises en charge pour les périphériques Arria V GZ sont de 2,5 et 3,3 V ».

Ceci est incorrect, Arria les périphériques V GZ prennent en charge les fréquences 2.5 et 3.0 V.

Problème 156379: Réseaux d’horloge et LV dans les périphériques Arria V, version 2013.05.06

Il existe deux puces pour les exigences lors de l’utilisation du basculement automatique de l’horloge, le premier est incorrect. Il est dit :

« Les deux entrées d’horloge doivent fonctionner. »

L’objectif de la commutation automatique de l’horloge est de basculer entre les horloges si l’on ne fonctionne plus. Les deux horloges doivent être exécutées lorsque le FPGA est configuré. La puce doit dire :

« Les deux entrées d’horloge doivent fonctionner lorsque le FPGA est configuré. »

Problème 137947 : Fonctionnalités d’E/S des périphériques Arria V, version 2013.6.21

Le tableau 5-11 indique que le signal d’entrée 3,3 V n’est pas pris en charge lorsque VCCIO=2,5 V dans Mvolt prend en charge les E/S. Le tableau est incorrect et le VCCIO 2,5 V peut prend en charge un signal d’entrée 3,3 V.

Problème 140058 :  Fiche technique de périphérique Arria V, version 3.3

pour un périphérique de niveau -3, il n’y a pas de solution tableau 25.  pour un appareil de niveau -3, c’est le même qu’un appareil de niveau -4.

 

Problème 87336 : Fonctionnalités d’E/S des périphériques Arria V, version 2012.12.04

 

Dans le Tableau 5.24, la norme d’E/S selectable pour Rt OCT avec calibrage montre que l’OCT Rt des classes I, Ii et SSTL-15 (Ohms) est 20/25/30/40/50/60/120 est incorrect. Le tableau sera mis à jour pour tenir compte des éléments ci-dessous :

 

L’OCT rt avec calibrage sur la norme d’E/S suivante doit être corrigée :

SSTL-15 Class I - 50 Ohms

SSTL-15 Class II - 50 Ohms

SSTL-15 - 20, 30, 40, 60, 120 Ohms

Résolution

Résolution des problèmes :

Problème 41645 : Notions de base sur les interfaces et l’intégration des périphériques Arria V, version 1.2

Ce chapitre a été intégré au manuel de l’appareil. Les mises à jour comprennent la suppression de 1,8 V comme bloc d’alimentation valide pour la configuration active série.

Problème 44730 : Fonctionnalités d’E/S des périphériques Arria V, version 1.2

L’OCT pour les sorties LVCMOS 1,5V est prise en charge.

Problème 32735 :  Fonctionnalités d’E/S des périphériques Arria V, version 1.0

Remarque 2 du tableau 5-4 mis à jour pour recommander l’utilisation de la diode de serre-serre-puce lorsque le signal d’entrée est de 3,0 V ou 3,3 V.

Problème 391244 :  Fonctionnalités d’E/S des périphériques Arria V, version 1.0

Tableau 5-3 mis à jour pour montrer que la seule force actuelle prise en charge par 3,3 V LVCMOS est 2 mA.

Problème 391245 :  Fonctionnalités d’E/S des périphériques Arria V, version 1.0

Tableau 5-3 mis à jour pour montrer les points forts actuels de 3,3 V LVTTL est de 4 mA et 8 mA.

Produits associés

Cet article concerne 5 produits

FPGA SoC Arria® V SX
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Arria® V GZ

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