Problème critique
Le guide de l’utilisateur de RapidIO I & II recommande d’utiliser l’exemple fonctionnel de testbench de simulation fonctionnelle qui est généré lorsque le modèle de simulation IP est généré. Cependant, les revendeurs qui souhaitent créer leur propre testbench peuvent utiliser l’option « Générer un système de testbench » dans Qsys.
Pendant la génération Qsys, l’erreur ci-dessous s’affiche :
« Erreur : système _tb._inst.tx_bonding_clocks_ch0 : système _inst.tx_bonding_clocks_ch0 doit être connecté à un débit hssi_bonded_clock »
Cette erreur est attendue. Le PHY natif nécessite que le port d’entrée tx_bonding_clock soit connecté à une horloge de sortie PLL de l’émetteur-récepteur. Le Testbench Générer crée simplement un emballage d’emballage d’emballage à l’ip et donc l’erreur indique à l’utilisateur que les ports doivent être connectés ultérieurement dans la conception finale.
Pour contourner ce problème :
1. Fermez la boîte de dialogue Génération.
2. Dans Quartus®, accédez au système « File » > « Open » > _tb > _tb.qsys
Vous recevrez un message d’erreur sur le tx_bonding_clocks non connecté.
3. Exporter les ports tx_bonding_clocks pour résoudre l’erreur.
4. Allez sur « Générer » > « Générer du HDL... » > simulation > sélectionnez « Créer un modèle de simulation » prévu > Générer
5. Terminé. Vous obtiendrez le même modèle de simulation que celui du système Generate testbench.
Ce problème n’est pas prévu pour être résolu dans une prochaine version du logiciel Quartus Prime.