ID de l'article: 000076535 Type de contenu: Dépannage Dernière révision: 19/06/2020

Pourquoi l’exemple de conception de port racine P-Tile Intel® P-Tile Avalon® de mémoire mis en mappée ip pour PCI Express* 4.0x4 signale-t-il une erreur lors de la compilation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 20.1 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, l’exemple de conception du port racine PCI Express* 4.0x4 d’Intel® P-Tile Avalon® de mémoire signale une erreur lors de la compilation.

    Erreur (21410) : erreur HDL Verilog à s10_rp_avmm_master_hwtcl.v(130) : la déclaration du contrôle des événements à l’intérieur du sous-programme n’est pas prise en charge pour la synthèse.

    Résolution

    Pour contourner cela, il est nécessaire de générer le fichier de simulation et de synthèse séparément et de recompiler l’exemple de conception.

    Ce problème est résolu à partir de la version 22.4 du logiciel Intel® Quartus® Prime Pro/Standard Edition.

     

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 DX
    FPGA et FPGA SoC Intel® Agilex™ 7 série F

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