ID de l'article: 000076514 Type de contenu: Messages d'erreur Dernière révision: 18/06/2020

Avertissement (332035) : aucune horloge ne se trouve sur ou ne donne le nœud source spécifié

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP PHY Lite pour interfaces parallèles
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans l’IP Intel® Stratix® 10 PHYLite de la version 19.3 du logiciel Intel Quartus® Prime et versions antérieures, il est possible que vous voyiez les messages d’avertissement suivants lorsqu’il existe plusieurs instances de l’IP PHYLite dans le projet :

    Avertissement (332035) : aucune horloge ne se trouve sur ou ne donne le nœud source spécifié : |inst~_Duplicate~out_phy_reg

    Avertissement (332035) : aucune horloge ne se trouve sur ou ne donne le nœud source spécifié : |inst~_Duplicate~out_phy_reg__nff

    Avertissement (332087) : l’horloge maître pour cette affectation d’horloge ne pouvait pas être dérivée.  Horloge : was n’a pas été créée.

     

    De plus, le rapport Chemins non entraînés de l’analyseur de synchronisation TimeQuest montre que les horloges PHYLite sont illégales.

     

    Dans le fichier SDC généré par IP PHYLite d’origine, vous pouvez voir les lignes suivantes :

    définissez write_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst~out_phy_reg]

    définissez write_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst~out_phy_reg__nff]

     

    Le problème est que le fichier SDC n’inclut pas les noms de nœuds inst~_Duplicate~out_phy_reg et inst~_Duplicate~out_phy_reg__nff (comme décrit dans les avertissements ci-dessus).

    Résolution

    Pour contourner ce problème, changez les * dans le out_phy_reg |inst*, ainsi que les nœuds |inst*out_phy_reg__nff dans le fichier SDC généré par IP PHYLite, comme indiqué ci-dessous :

    définissez write_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst*out_phy_reg]

    définissez write_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_14|lane_gen[*].u_lane|inst*out_phy_reg__nff]

    Cela comprendra les noms de nœuds inst~_Duplicate~out_phy_reg et inst~_Duplicate~out_phy_reg__nff, et les contraintes SDC appropriées seront créées.

     

    Ce problème est résolu à partir de la version 20.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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