ID de l'article: 000076493 Type de contenu: Dépannage Dernière révision: 15/03/2019

Lors de l’utilisation du cœur IP MAC 10G à faible latence dans Intel® Arria® 10 appareils, comment placer les PLL de l’émetteur-récepteur pour réduire la gigue ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP Ethernet Multi-rate 1G 2,5G 5G 10G PHY
  • Ethernet
  • FPGA Intel® IP MAC Ethernet 10G faible latence
  • FPGA Intel® Arria® 10 IP 1G 10GbE et 10GBASE-KR PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour minimiser la gigue lors de l’utilisation du cœur IP MAC à faible latence 10G sur Intel® Arria® 10 périphériques, il est important de s’assurer que la boucle PLL (Advanced Transmit) (ATX) à phase verrouillée (PLL) et la PLL fractionnelle (fPLL) soient déposées afin qu’ils puissent s’approvisionner en horloge de référence en entrée directement à partir de la mémoire tampon de l’horloge de référence sans passer par le réseau d’horloge de référence.

    Résolution

    Pour obtenir de meilleures performances en matière de gigue, Intel recommande de placer l’horloge de référence aussi près que possible de la PLL de transmission.

    Utilisez une broche d’horloge de référence dédiée dans la même banque d’émetteur-récepteur.

    Deux broches d’horloge de référence (refclk) sont disponibles dans chaque banque d’émetteurs-récepteurs. La broche refclk inférieure alimente directement la PLL ATX inférieure, fPLL et CMU PLL. La broche refclk supérieure alimente directement le top ATX PLL, fPLL et CMU PLL.

    Utilisez une contrainte de localisation pour vous assurer que le PLL ATX et les fPLLs sont situés à l’emplacement optimal en haut ou en bas, en conformité avec l’emplacement de broche refclk dédié que vous avez choisi.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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