ID de l'article: 000076454 Type de contenu: Dépannage Dernière révision: 22/04/2021

Quelles sont les séquences d’étalonnage de l’IP Intel® Stratix® 10 EMIF ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Après FPGA configuration du périphérique, vous trouverez ci-dessous les séquences d’étalonnage de l’IP Intel® Stratix® 10 EMIF.

    Pour l’IP EMIF non HPS, les séquences sont le calibrage de résiliation sur puce (OCT), le calibrage PLL des E/S, puis le calibrage EMIF.

    Pour l’IP HPS EMIF, les séquences d’étalonnage OCT/PLL /EMIF sont effectuées dans la phase HPS-first, puis le reste du FPGA est effectué en mode FPGA premier.

    L’étalonnage PLL des E/S pour les LLL non EMIF est également divisé entre l’entrée en mode utilisateur et après l’entrée en mode utilisateur en fonction de la configuration du PLL lui-même.  Si le PLL utilise des modes de compensation internes, il est étalonné avant l’entrée en mode utilisateur.  S’il utilise les modes de compensation du cœur, il est étalonné après l’entrée en mode utilisateur.  Tout cela se produit avant l’étalonnage EMIF, qui est effectué entièrement en mode utilisateur.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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