Problème critique
En raison d’un problème dans la version 16.0 du logiciel SoC EDS et les versions précédentes, les erreurs de données peuvent être visibles sur Cyclone® SoC V et Arria® les interfaces HPS SDRAM du SoC V en mode LPDDR2.
Les interfaces LPDDR2 dures ou souples dans FPGA logique (non HPS) ne sont pas affectées.
Suivez les étapes ci-dessous pour contourner ce problème dans la version 16.0 et antérieure du logiciel SoC EDS.
Cette solution de contournement définit manuellement des valeurs pessimistes en matière de lecture-lecture et de lecture en écriture pour le contrôleur SDRAM HPS Altera en mode LPDDR2, ce qui peut réduire les performances.
1. Ouvrez le fichier suivant de votre préchargeur HPS BSP : u-boot-socfpga/arch/arm/cpu/armv7/socfpga/sdram.c
2. Ajoutez le code de contournement ci-dessous après la ligne 1345 (u-boot 2013) :
COMPARE_FAIL_ACTION
}
}
#endif
/***** START solution pour définir un délai de lecture à lecture et de lecture à écriture *****/
débogage (« configuration manuelle des retards de lecture à écriture différée \n ») ;
register_offset = 0x501c ;
/* Lecture de la valeur du registre d’origine */
reg_value = readl (SOCFPGA_SDR_ADDRESS register_offset) ;
reg_value = 0x44400000 ;
si (sdram_write_verify (register_offset, reg_value) == 1) {
statut = 1 ;
COMPARE_FAIL_ACTION
}
/***** End Workaround****** /
/* Restaurez le registre SDR PHY s’il est valide */
si (sdr_phy_reg != 0xffffffff)
writel (sdr_phy_reg, SOCFPGA_SDR_ADDRESS
3. Le préchargeur de logiciels le plus rémanent en exécutant Le nettoyage, puis l’exécution de la marque
Ce problème devrait être résolu dans une prochaine version du logiciel SoC EDS.