ID de l'article: 000076420 Type de contenu: Dépannage Dernière révision: 22/06/2020

Lorsque vous utilisez l’IP de streaming P-Tile Avalon® Intel® FPGA P-Tile pour PCI* Express, pourquoi une erreur s’affiche-t-elle lorsque l’interface « Activer le délai d’exécution » est sélectionnée ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec l’Intel® FPGA P-Tile Avalon® l’IP de streaming pour PCI* Express, l’erreur du formulaire ci-dessous s’affiche si l’option «Activer l’interface De temps d’exécution» est sélectionnée dans l’interface IP.

    Erreur : intel_pcie_ptile_ast_0.d portables_user_avmm_rst possède unlock associé de « p0_hip_reconfig_clk » qui n’a pas pu être trouvé

    Cela est dû au fait que l’interface du temps d’exécution est incorrectement associée au hip_reconfig_clk. Cette erreur empêche la génération de l’IP.

    Résolution

    Dans v20.1 de la Intel® Quartus® Prime Pro Edition du logiciel, aucune solution à ce problème n’existe, générer l’IP avec l’option «Enable Completion Timeout Interface» désactivée.

    Ce problème a été résolu à partir de la version v20.2 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 DX
    FPGA et FPGA SoC Intel® Agilex™ 7 série F

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