ID de l'article: 000076417 Type de contenu: Dépannage Dernière révision: 12/10/2020

Pourquoi l’IP mappée mémoire PCI Express* Intel® FPGA P-Tile Avalon® indique-t-elle une largeur de bus de données incorrecte et une fréquence d’horloge incorrectes ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans l’IP mappée de mémoire PCI Express* Intel® FPGA P-Tile Avalon® pour le logiciel Intel® Quartus® Prime Pro Edition version 20.2, le gui affiche une largeur de bus de données incorrecte et une fréquence d’horloge.

    Résolution

    L’IP Intel® FPGA mappée de mémoire P P-Tile Avalon® pour guide de l’utilisateur PCI Express*, Tableau PHY Clock and Application Clock Frequencies, indique les valeurs correctes de largeurs de données et de fréquence d’horloge des applications(p_app_clk)pour l’IP mappée de mémoire P-Tile Avalon® Intel® FPGA PCI Express*.

    https://www.intel.com/content/www/us/en/programmable/documentation/aib1557867923977.html#rsc1567029023459

     

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ série F
    FPGA Intel® Stratix® 10 DX

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