Le Intel® Stratix®10 MX FPGAs intégrer une mémoire DRAM HBM2 empilée en 3D, y compris le contrôleur mémoire dure HBM2. Par conséquent, il est très important de maximiser l’efficacité du contrôleur mémoire HBM2.
Plusieurs facteurs peuvent affecter l’efficacité du contrôleur. Pour une meilleure efficacité, vous devez prendre en compte ces facteurs dans votre conception :
• Fréquence d’interface utilisateur par rapport à la fréquence d’interface HBM2 - La fréquence de la logique utilisateur dans l’infrastructure FPGA joue un rôle important dans la détermination de l’efficacité de la mémoire HBM2.
• Paramètres du contrôleur :
- Désactivez la mémoire tampon de réorganiser dans les paramètres du contrôleur pour améliorer l’efficacité. (Cependant, si l’application nécessite que les données de lecture soient fournies dans le même ordre que les demandes de lecture, il est préférable d’activer la mémoire tampon de réorganiser.)
- Burst length — Longueur de rafale. Le mode pseudo-BL8 permet de garantir une synchronisation d’accès mémoire plus courte entre les transactions BL4 successives, pour améliorer l’efficacité du contrôleur.
• Traffic Patterns — Schémas de trafic. Les schémas de trafic jouent un rôle important dans la détermination de l’efficacité du contrôleur.
- Adresses séquentielles ou aléatoires de DRAM : les adresses séquentielles permettent au contrôleur d’émettre des demandes d’écriture réessumant l’écriture dans une page ouverte et d’atteindre une grande efficacité du contrôleur. Les adresses aléatoires nécessitent des commandes PRECHARGE/ACTIVATE constantes et peuvent réduire l’efficacité du contrôleur.
- Configurez la politique de préchargement automatique de l’utilisateur sur FORCED (Forcer) et définissez le signal awuser/aruser sur l’interface AXI sur HIGH (Précharger automatiquement) pour les transactions aléatoires. Pour les transactions séquentielles, définissez la stratégie de préchargement automatique sur HINT.
- Transactions de lecture séquentielle uniquement ou d’écriture seule : les transactions en lecture seule ou en écriture séquentielles voient une efficacité supérieure car elles évitent les temps de ne pas s’essoder du bus de données bidirectionnel de la DRAM.
• AXI Transaction IDs — ID de transaction. L’utilisation de différents ID de transaction AXI aide le contrôleur HBM2 à planifier les transactions pour une grande efficacité. L’utilisation du même ID de transaction AXI protège l’ordre des commandes et peut entraîner une moindre efficacité.